数字集成电路 电路、系统与设计（第二版）

●第一部分 基本单元
第1章 引论
1.1 历史回顾
1.2 数字集成电路设计中的问题
1.3 数字设计的质量评价
1.3.1 集成电路的成本
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●第一部分 基本单元
第1章 引论
1.1 历史回顾
1.2 数字集成电路设计中的问题
1.3 数字设计的质量评价
1.3.1 集成电路的成本
1.3.2 功能性和稳定性
1.3.3 性能
1.3.4 功耗和能耗
1.4 小结
1.5 进一步探讨
期刊和会议论文集
参考书目
参考文献
习题
第2章 制造工艺
2.1 引言
2.2 CMOS集成电路的制造
2.2.1 硅圆片
2.2.3 一些重复进行的工艺步骤
2.2.4 简化的CMOS工艺流程
2.3 设计规则——设计者和工艺工程师之间的桥梁
2.4 集成电路封装
2.4.1 封装材料
2.4.2 互连层
2.4.3 封装中的热学问题
2.5 综述：工艺技术的发展趋势
2.5.1 近期进展
2.5.2 远期展望
2.6 小结
2.7 进一步探讨
参考文献
设计方法插入说明A——IC版图
参考文献
第3章 器件
3.1 引言
3.2 二极管
3.2.1 二极管简介——耗尽区
3.2.2 静态特性
3.2.3 动态或瞬态特性
3.2.4 实际的二极管——二次效应
3.2.5 二极管SPICE模型
3.3 MOS（FET）晶体管
3.3.1 MOS晶体管简介
3.3.2 静态情况下的MOS晶体管
3.3.3 实际的MOS晶体管——一些二阶效应
3.3.4 MOS管的SPICE模型
3.4 关于工艺偏差
3.5 综述：工艺尺寸缩小
3.6 小结
3.7 进一步探讨
参考文献
习题
设计方法插入说明B——电路模拟
进一步探讨
参考文献
第4章 导线
4.1 引言
4.2 简介
4.3 互连参数——电容、电阻和电感
4.3.1 电容
4.3.2 电阻
4.3.3 电感
4.4 导线模型
4.4.1 理想导线
4.4.2 集总模型（Lumped Model）
4.4.3 集总RC模型
4.4.4 分布rc线
4.4.5 传输线
4.5 导线的SPICE模型
4.5.1 分布rc线的SPICE模型
4.5.2 传输线的SPICE模型
4.5.3 综述：展望未来
4.6 小结
4.7 进一步探讨
第二部分 电 路 设 计
第5章 CMOS反相器
5.1 引言
5.2 静态CMOS反相器——直观综述
5.3 CMOS反相器稳定性的评估——静态特性
5.3.1 开关阈值
5.3.2 噪声容限
5.3.3 再谈稳定性
5.4 CMOS反相器的性能： 动态特性
5.4.1 计算电容值
5.4.2 传播延时： 一阶分析
5.4.3 从设计角度考虑传播延时
5.5 功耗、能量和能量延时
5.5.1 动态功耗
5.5.2 静态功耗
5.5.3 综合考虑
5.5.4 利用SPICE分析功耗
5.6 综述： 工艺尺寸缩小及其对反相器衡量指标的影响
5.7 小结
5.8 进一步探讨
参考文献
习题
第6章 CMOS组合逻辑门的设计
6.1 引言
6.2 静态CMOS设计
6.2.1 互补CMOS
6.2.2 有比逻辑
6.2.3 传输管逻辑
6.3 动态CMOS设计
6.3.1 动态逻辑： 基本原理
6.3.2 动态逻辑的速度和功耗
6.3.3 动态设计中的信号完整性问题
6.3.4 串联动态门
6.4 设计综述
6.4.1 如何选择逻辑类型
6.4.2 低电源电压的逻辑设计
6.5 小结
6.6 进一步探讨
参考文献
习题
设计方法插入说明C——如何模拟复杂的逻辑电路
参考文献
设计方法插入说明D——复合门的版图技术
进一步探讨
第7章 时序逻辑电路设计
7.1 引言
7.1.1 时序电路的时间参数
7.1.2 存储单元的分类
7.2 静态锁存器和寄存器
7.2.1 双稳态原理
7.2.2 多路开关型锁存器
7.2.3 主从边沿触发寄存器
7.2.4 低电压静态锁存器
7.2.5 静态SR触发器——用强信号直接写数据
7.3 动态锁存器和寄存器
7.3.1 动态传输门边沿触发寄存器
7.3.2 C2MOS——一种对时钟偏差不敏感的方法
7.3.3 真单相钟控寄存器（TSPCR）
7.4 其他寄存器类型*
7.4.1 脉冲寄存器
7.4.2 灵敏放大器型寄存器
7.5 流水线： 优化时序电路的一种方法
7.5.1 锁存型流水线与寄存型流水线
7.5.2 NORACMOS——流水线结构的一种逻辑形式
7.6 非双稳时序电路
7.6.1 施密特触发器
7.6.2 单稳时序电路
7.6.3 不稳电路
7.7 综述： 时钟策略的选择
7.8 小结
7.9 进一步探讨
参考文献
第三部分 系 统 设 计
第8章 数字集成电路的实现策略
8.1 引言
8.2 从定制到半定制以及结构化阵列的设计方法
8.3 定制电路设计
8.4 以单元为基础的设计方法
8.4.1 标准单元
8.4.2 编译单元
8.4.3 宏单元、巨单元和专利模块
8.4.4 半定制设计流程
8.5 以阵列为基础的实现方法
8.5.1 预扩散（或掩模编程）阵列
8.5.2 预布线阵列
8.6 综述： 未来的实现平台
8.7 小结
8.8 进一步探讨
参考文献
习题
设计方法插入说明E——逻辑单元和时序单元的特性描述
参考文献
设计方法插入说明F——设计综合
进一步探讨
参考文献
第9章 互连问题
9.1 引言
9.2 电容寄生效应
9.2.1 电容和可靠性——串扰
9.2.2 电容和CMOS电路性能
9.3 电阻寄生效应
9.3.1 电阻与可靠性——欧姆电压降
9.3.2 电迁移
9.3.3 电阻和性能——RC延时
9.4 电感寄生效应*
9.4.1 电感和可靠性——Ldidt电压降
9.4.2 电感和性能——传输线效应
9.5 高级互连技术
9.5.1 降摆幅电路
9.5.2 电流型传输技术
9.6 综述： 片上网络
9.7 小结
9.8 进一步探讨
参考文献
习题
第10章 数字电路中的时序问题
10.1 引言
10.2 数字系统的时序分类
10.2.1 同步互连
10.2.2 中等同步互连
10.2.3 近似同步互连
10.2.4 异步互连
10.3 同步设计——一个深入的考察
10.3.1 同步时序原理
10.3.2 偏差和抖动的来源
10.3.3 时钟分布技术
10.3.4 锁存式时钟控制*
10.4 自定时电路设计*
10.4.1 自定时逻辑——一种异步技术
10.4.2 完成信号的产生
10.4.3 自定时的信号发送
10.4.4 自定时逻辑的实例
10.5 同步器和判断器*
10.5.1 同步器——概念与实现
10.5.2 判断器
10.6 采用锁相环进行时钟综合和同步*
10.6.1 基本概念
10.6.2 PLL的组成功能块
10.7 综述： 未来方向和展望
10.7.1 采用延时锁定环（DLL）分布时钟
10.7.2 光时钟分布
10.7.3 同步与非同步设计
10.8 小结
10.9 进一步探讨
参考文献
习题
设计方法插入说明G——设计验证
参考文献
第11章 设计运算功能块
11.1 引言
11.2 数字处理器结构中的数据通路
11.3 加法器
11.3.1 二进制加法器： 定义
11.3.2 全加器： 电路设计考虑
11.3.3 二进制加法器： 逻辑设计考虑
11.4 乘法器
11.4.1 乘法器： 定义
11.4.2 部分积的产生
11.4.3 部分积的累加
11.4.4 最终相加
11.4.5 乘法器小结
11.5 移位器
11.5.1 桶形移位器
11.5.2 对数移位器
11.6 其他运算器
11.7 数据通路结构中对功耗和速度的综合考虑*
11.7.1 在设计时间可采用的降低功耗技术
11.7.2 运行时间的功耗管理
11.7.3 降低待机（或休眠）模式中的功耗
11.8 综述： 设计中的综合考虑
11.9 小结
11.10 进一步探讨
参考文献
习题
第12章 存储器和阵列结构设计
12.1 引言
12.1.1 存储器分类
12.1.2 存储器总体结构和单元模块
12.2 存储器内核
12.2.1 只读存储器
12.2.2 非易失性读写存储器
12.2.3 读写存储器（RAM）
12.2.4 按内容寻址或相联存储器（CAM）
12.3 存储器外围电路*
12.3.1 地址译码器
12.3.2 灵敏放大器
12.3.3 参考电压
12.3.4 驱动器/缓冲器
12.3.5 时序和控制
12.4 存储器的可靠性及成品率*
12.4.1 信噪比
12.4.2 存储器成品率
12.5 存储器中的功耗*
12.5.1 存储器中功耗的来源
12.5.2 存储器的分割
12.5.3 降低工作功耗
12.5.4 降低数据维持功耗
12.5.5 小结
12.6 存储器设计的实例研究
12.6.1 可编程逻辑阵列
12.6.2 4 Mb SRAM
12.6.3 1 Gb NAND Flash存储器
12.7 综述： 半导体存储器的发展趋势与进展
12.8 小结
12.9 进一步探讨
参考文献
习题
设计方法插入说明H――制造电路的验证和测试
H.3.1 可测性设计中的问题
H.3.2 专门测试
H.3.3 扫描测试
H.3.4 边界扫描设计
H.3.5 内建自测试
H.4.1 故障模型
H.4.2 测试图形的自动生成
H.4.3 故障模拟参考文献
思考题答案
· · · · · · (收起)