数字设计原理与实践

译者序译者简介前言第1章 数制和编码 1.1 按位计数制 1.2 八进制和十六进制 1.3 常用按位计数制的转换 1.4 十进制数的二进制编码 1.5 字符编码 参考资料 训练题 练习题第2章 组合逻辑设计原理 2.1 开关代数 2.1.1 公理 2.1.2 单变量定理 2.1.3 二变量定理和三变量定理 2.1.4 n变量定理 2.1.5 对偶性 2.1.6 逻辑函数的标准表示法 2.2 组合电路分析 2.3 组合电路的综合 2.3.1 电路描述与设计 2.3.2 电路处理 2.3.3 组合电路最小化 2.3.4 卡诺图 2.3.5 最小化“积之和”表达式 2.3.6 其他最小化问题 2.3.7 程序化的最小化方法 2.4 定时冒险 2.4.1 静态冒险 2.4.2 利用卡诺图发现静态冒险 2.4.3 动态冒险 2.4.4 设计无冒险电路 参考资料 训练题 练习题第3章 硬件描述语言 3.1 基于HDL的数字设计 3.1.1 为什么用HDL 3.1.2 HDL工具组 3.1.3 基于HDL的设计流程 3.2 VHDL硬件描述语言 3.2.1 程序结构 3.2.2 类型、常量和数组 3.2.3 函数和过程 3.2.4 库和包 3.2.5 结构形式的设计元素 3.2.6 数据流形式的设计元素 3.2.7 行为形式的设计元素 3.2.8 时间尺度 3.2.9 模拟 3.2.10 测试平台 3.2.11 时序逻辑设计的VHDL特性 3.2.12 综合 参考资料 训练题 练习题第4章 组合逻辑设计实践 4.1 组合型PLD 4.1.1 可编程逻辑阵列 4.1.2 可编程阵列逻辑器件 4.1.3 通用阵列逻辑器件 4.1.4 复杂型可编程逻辑器件 4.2 译码器 4.2.1 二进制译码器 4.2.2 大规模元件的逻辑符号 4.2.3 3-8译码器74x138 4.2.4 级联二进制译码器 4.2.5 用VHDL实现译码器 4.3 编码器 4.3.1 优先级编码器 4.3.2 优先级编码器74x148 4.3.3 用VHDL实现编码器 4.3.4 用Verilog实现编码器 4.4 三态器件 4.4.1 三态缓冲器 4.4.2 标准MSI三态缓冲器 *4.4.3 用VHDL实现三态输出 4.5 多路复用器 4.5.1 标准MSI多路复用器 4.5.2 扩展多路复用器 4.5.3 多路复用器.多路分配器和总线 4.5.4 用VHDL实现多路复用器 4.6 “异或”门和奇偶校验电路 4.6.1 “异或”门和“异或非”门 4.6.2 奇偶校验电路 4.6.3 9位奇偶校验发生器74x280 4.6.4 奇偶校验的应用 4.6.5 用VHDL实现“异或”门和奇偶校验电路 4.7 比较器 4.7.1 比较器结构 4.7.2 迭代电路 4.7.3 迭代比较器电路 4.7.4 标准MSI大小比较器 4.7.5 用HDL实现比较器 4.7.6 用ABEL和PLD实现比较器 4.7.7 用VHDL实现比较器 4.7.8 用Verilog实现比较器 *4.8 加法器.减法器和ALU 4.8.1 半加器和全加器 4.8.2 串行进位加法器 4.8.3 减法器 4.8.4 先行进位加法器 4.8.5 MSI加法器 4.8.6 MSI算术逻辑单元 4.8.7 组间先行进位 4.8.8 用VHDL实现加法器 参考资料 训练题 练习题第5章 时序逻辑设计原理 5.1 双稳态元件 5.1.1 数字分析 5.1.2 模拟分析 5.1.3 亚稳态特性 5.2 锁存器与触发器 5.2.1 S-R锁存器 5.2.2 S-R锁存器 5.2.3 具有使能端的S-R锁存器 5.2.4 D锁存器 5.2.5 边沿触发式D触发器 5.2.6 具有使能端的边沿触发式D触发器 5.2.7 扫描触发器 *5.2.8 主从式S-R触发器 *5.2.9 主从式J-K触发器 *5.2.1 0边沿触发式J-K触发器 5.2.1 1T触发器 5.3 时钟同步状态机分析 5.3.1 状态机结构 5.3.2 输出逻辑 5.3.3 特征方程 5.3.4 使用D触发器的状态机分析 5.4 时钟同步状态机设计 5.4.1 状态表设计举例 5.4.2 状态最小化 5.4.3 状态赋值 5.4.4 采用D触发器的综合 *5.4.5 采用J-K触发器的综合 5.4.6 采用D触发器的其他设计例子 5.5 用状态图设计状态机 5.6 用VHDL设计时序电路 5.6.1 时钟电路 5.6.2 用VHDL设计状态机 5.6.3 VHDL状态机举例 5.6.4 VHDL中的状态赋值 5.6.5 VHDL中的流水线型输出 5.6.6 不用状态表的直接VHDL编程 5.6.7 更多VHDL状态机例子 5.6.8 用VHDL定义触发器 5.6.9 VHDL状态机测试平台 5.6.10 反馈时序电路 参考资料 训练题 练习题第6章 时序逻辑设计实践 6.1 锁存器和触发器 6.1.1 SSI型锁存器和触发器 *6.1.2 开关消颤 6.1.3 最简单的开关消颤电路 *6.1.4 总线保持电路 6.1.5 多位寄存器和锁存器 6.1.6 用VHDL实现寄存器和锁存器 6.2 时序型PLD 6.2.1 时序型GAL器件 6.2.2 PLD定时规格说明 6.3 计数器 6.3.1 行波计数器 6.3.2 同步计数器 6.3.3 MSI型计数器及应用 6.3.4 二进制计数器状态的译码 6.3.5 用VHDL实现计数器 6.4 移位寄存器 6.4.1 移位寄存器结构 6.4.2 MSI移位寄存器 6.4.3 移位寄存器计数器 6.4.4 环形计数器 6.4.5 用VHDL实现移位寄存器 6.5 同步设计方法 6.6 同步设计中的障碍 6.6.1 时钟偏移 6.6.2 选通时钟 6.6.3 异步输入 6.7 同步器故障和亚稳定性 6.7.1 同步器故障 6.7.2 亚稳定性分辨时间 6.7.3 可靠同步器设计 6.7.4 亚稳定的定时分析 6.7.5 更好的同步器 6.7.6 其他同步器设计 6.7.7 同步高速数据传输 参考资料 训练题 练习题第7章 存储器、CPLD和FPGA 7.1 只读存储器 7.1.1 ROM用于“随机”组合逻辑函数 *7.1.2 ROM的内部结构 *7.1.3 二维译码 7.1.4 商用ROM的类型 7.1.5 ROM的控制输入和定时 7.1.6 ROM的应用 7.2 读／写存储器 7.3 静态RAM 7.3.1 静态RAM的输入和输出 7.3.2 静态RAM的内部结构 7.3.3 静态RAM的定时 *7.3.4 标准静态RAM *7.3.5 同步SRAM 7.4 动态RAM 7.4.1 动态RAM的结构 7.4.2 SDRAM的定时 7.4.3 DDRSDRAM 7.5 复杂可编程逻辑器件 7.5.1 XilinxXC9500CPLD系列 7.5.2 功能块体系结构 7.5.3 输入／输出块体系结构 7.5.4 开关矩阵 7.6 现场可编程门阵列 7.6.1 XilinxXC4000FPGA系列 7.6.2 可配置逻辑块 7.6.3 输入／输出块 7.6.4 可编程互连 参考资料 训练题 练习题

译者序译者简介前言第1章 数制和编码 1.1 按位计数制 1.2 八进制和十六进制 1.3 常用按位计数制的转换 1.4 十进制数的二进制编码 1.5 字符编码 参考资料 训练题 练习题第2章 组合逻辑设计原理 2.1 开关代数 2.1.1 公理 2.1.2 单变量定理 2.1.3 二变量定理和三变量定理 2.1.4 n变量定理 2.1.5 对偶性 2.1.6 逻辑函数的标准表示法 2.2 组合电路分析 2.3 组合电路的综合 2.3.1 电路描述与设计 2.3.2 电路处理 2.3.3 组合电路最小化 2.3.4 卡诺图 2.3.5 最小化“积之和”表达式 2.3.6 其他最小化问题 2.3.7 程序化的最小化方法 2.4 定时冒险 2.4.1 静态冒险 2.4.2 利用卡诺图发现静态冒险 2.4.3 动态冒险 2.4.4 设计无冒险电路 参考资料 训练题 练习题第3章 硬件描述语言 3.1 基于HDL的数字设计 3.1.1 为什么用HDL 3.1.2 HDL工具组 3.1.3 基于HDL的设计流程 3.2 VHDL硬件描述语言 3.2.1 程序结构 3.2.2 类型、常量和数组 3.2.3 函数和过程 3.2.4 库和包 3.2.5 结构形式的设计元素 3.2.6 数据流形式的设计元素 3.2.7 行为形式的设计元素 3.2.8 时间尺度 3.2.9 模拟 3.2.10 测试平台 3.2.11 时序逻辑设计的VHDL特性 3.2.12 综合 参考资料 训练题 练习题第4章 组合逻辑设计实践 4.1 组合型PLD 4.1.1 可编程逻辑阵列 4.1.2 可编程阵列逻辑器件 4.1.3 通用阵列逻辑器件 4.1.4 复杂型可编程逻辑器件 4.2 译码器 4.2.1 二进制译码器 4.2.2 大规模元件的逻辑符号 4.2.3 3-8译码器74x138 4.2.4 级联二进制译码器 4.2.5 用VHDL实现译码器 4.3 编码器 4.3.1 优先级编码器 4.3.2 优先级编码器74x148 4.3.3 用VHDL实现编码器 4.3.4 用Verilog实现编码器 4.4 三态器件 4.4.1 三态缓冲器 4.4.2 标准MSI三态缓冲器 *4.4.3 用VHDL实现三态输出 4.5 多路复用器 4.5.1 标准MSI多路复用器 4.5.2 扩展多路复用器 4.5.3 多路复用器.多路分配器和总线 4.5.4 用VHDL实现多路复用器 4.6 “异或”门和奇偶校验电路 4.6.1 “异或”门和“异或非”门 4.6.2 奇偶校验电路 4.6.3 9位奇偶校验发生器74x280 4.6.4 奇偶校验的应用 4.6.5 用VHDL实现“异或”门和奇偶校验电路 4.7 比较器 4.7.1 比较器结构 4.7.2 迭代电路 4.7.3 迭代比较器电路 4.7.4 标准MSI大小比较器 4.7.5 用HDL实现比较器 4.7.6 用ABEL和PLD实现比较器 4.7.7 用VHDL实现比较器 4.7.8 用Verilog实现比较器 *4.8 加法器.减法器和ALU 4.8.1 半加器和全加器 4.8.2 串行进位加法器 4.8.3 减法器 4.8.4 先行进位加法器 4.8.5 MSI加法器 4.8.6 MSI算术逻辑单元 4.8.7 组间先行进位 4.8.8 用VHDL实现加法器 参考资料 训练题 练习题第5章 时序逻辑设计原理 5.1 双稳态元件 5.1.1 数字分析 5.1.2 模拟分析 5.1.3 亚稳态特性 5.2 锁存器与触发器 5.2.1 S-R锁存器 5.2.2 S-R锁存器 5.2.3 具有使能端的S-R锁存器 5.2.4 D锁存器 5.2.5 边沿触发式D触发器 5.2.6 具有使能端的边沿触发式D触发器 5.2.7 扫描触发器 *5.2.8 主从式S-R触发器 *5.2.9 主从式J-K触发器 *5.2.1 0边沿触发式J-K触发器 5.2.1 1T触发器 5.3 时钟同步状态机分析 5.3.1 状态机结构 5.3.2 输出逻辑 5.3.3 特征方程 5.3.4 使用D触发器的状态机分析 5.4 时钟同步状态机设计 5.4.1 状态表设计举例 5.4.2 状态最小化 5.4.3 状态赋值 5.4.4 采用D触发器的综合 *5.4.5 采用J-K触发器的综合 5.4.6 采用D触发器的其他设计例子 5.5 用状态图设计状态机 5.6 用VHDL设计时序电路 5.6.1 时钟电路 5.6.2 用VHDL设计状态机 5.6.3 VHDL状态机举例 5.6.4 VHDL中的状态赋值 5.6.5 VHDL中的流水线型输出 5.6.6 不用状态表的直接VHDL编程 5.6.7 更多VHDL状态机例子 5.6.8 用VHDL定义触发器 5.6.9 VHDL状态机测试平台 5.6.10 反馈时序电路 参考资料 训练题 练习题第6章 时序逻辑设计实践 6.1 锁存器和触发器 6.1.1 SSI型锁存器和触发器 *6.1.2 开关消颤 6.1.3 最简单的开关消颤电路 *6.1.4 总线保持电路 6.1.5 多位寄存器和锁存器 6.1.6 用VHDL实现寄存器和锁存器 6.2 时序型PLD 6.2.1 时序型GAL器件 6.2.2 PLD定时规格说明 6.3 计数器 6.3.1 行波计数器 6.3.2 同步计数器 6.3.3 MSI型计数器及应用 6.3.4 二进制计数器状态的译码 6.3.5 用VHDL实现计数器 6.4 移位寄存器 6.4.1 移位寄存器结构 6.4.2 MSI移位寄存器 6.4.3 移位寄存器计数器 6.4.4 环形计数器 6.4.5 用VHDL实现移位寄存器 6.5 同步设计方法 6.6 同步设计中的障碍 6.6.1 时钟偏移 6.6.2 选通时钟 6.6.3 异步输入 6.7 同步器故障和亚稳定性 6.7.1 同步器故障 6.7.2 亚稳定性分辨时间 6.7.3 可靠同步器设计 6.7.4 亚稳定的定时分析 6.7.5 更好的同步器 6.7.6 其他同步器设计 6.7.7 同步高速数据传输 参考资料 训练题 练习题第7章 存储器、CPLD和FPGA 7.1 只读存储器 7.1.1 ROM用于“随机”组合逻辑函数 *7.1.2 ROM的内部结构 *7.1.3 二维译码 7.1.4 商用ROM的类型 7.1.5 ROM的控制输入和定时 7.1.6 ROM的应用 7.2 读／写存储器 7.3 静态RAM 7.3.1 静态RAM的输入和输出 7.3.2 静态RAM的内部结构 7.3.3 静态RAM的定时 *7.3.4 标准静态RAM *7.3.5 同步SRAM 7.4 动态RAM 7.4.1 动态RAM的结构 7.4.2 SDRAM的定时 7.4.3 DDRSDRAM 7.5 复杂可编程逻辑器件 7.5.1 XilinxXC9500CPLD系列 7.5.2 功能块体系结构 7.5.3 输入／输出块体系结构 7.5.4 开关矩阵 7.6 现场可编程门阵列 7.6.1 XilinxXC4000FPGA系列 7.6.2 可配置逻辑块 7.6.3 输入／输出块 7.6.4 可编程互连 参考资料 训练题 练习题
· · · · · · (收起)